FPGA学习笔记：RAM IP核的使用方法
2024-01-05理论学习 我们知道除了只读存储器外还有随机存取存储器，这一篇将介绍另一种 存储类IP核 ——RAM的使用方法。RAM是 随机存取存储器 （Random Access Memory），是一个易失性存储器，断电丢失。RAM工作时可以随时从任何一个指定的地址写入或读出数据。 同样的，Altera推出的RAM IP核分为两种类型：单端口RAM和双端口RAM。其中双端口RAM又分为简单双端口RAM（Simple dual port RAM）和真正双端口RAM（True dual port RAM）。对于
基于Speedcore eFPGA IP构建Chiplet
2024-01-05高性能FPGA芯片和嵌入式FPGA IP（eFPGA IP）领域内的先锋企业Achronix半导体公司日前宣布：为帮助用户利用先进的Speedcore eFPGA IP来构建先进的chiplet解决方案，公司开通专用网页介绍相关技术，以帮助用户快速构建新一代高灵活性、高性价比的chiplet产品，chiplet设计和开发人员可以透过该公司网站获得有关Speedcore eFPGA IP的全面支持。中国客户亦可以通过Achronix在中国的服务团队得到同样的支持。 Speedcore eFP
介绍一种IP控制信号的处理方式
2024-01-03在ASIC/FPGA项目中，我们会用到很多IP，其中有很多IP存在内部控制信号以及内部状态信号。这些控制信号和内部状态信号影响数据流的接收和发送。以PCIe为例，蓝色框图部分为PCIe用户侧逻辑，是需要用户实现的逻辑。左侧白色为PCIe IP，PCIe内部配置空间有一个控制信号，名为bus_master_en（简写），当bus_master_en为0时，不期望用户逻辑发送dma请求（memory读写请求）。所以在用户逻辑中，我们就需要感知到这些信号的数值，用于控制数据逻辑模块。 通常我们
为什么说Vivado是基于IP的设计？
2024-01-03Vivado是Xilinx公司2012年推出的新一代集成开发环境，它强调系统级的设计思想及以IP为核心的设计理念，突出IP核在数字系统设计中的作用。 01 什么是IP核 随着电子设计自动化工具功能的不断增强，以及半导体制造工艺的飞速发展，所设计的数字系统功能越来越复杂，所要求的设计周期越来越短，设计可靠性越来越高。对设计人员来说，不可能从头开始进行复杂数字系统的设计。目前普遍采用的方法是，在设计中尽可能使用已有的功能模块。人们把这些现成的模块通常称为知识产权（Intellectual Prop
FPGA浮点IP内核究竟有哪些优势呢？
2024-01-01最近出现的 FPGA设计工具和 IP有效减少了计算占用的资源，大大简化了浮点数据通路的实现。而且，与数字信号处理器不同， FPGA能够支持浮点和定点混合工作的 DSP数据通路，实现的性能超过了 100 GFLOPS。在所有信号处理算法中，对于只需要动态范围浮点算法的很多高性能 DSP应用，这是非常重要的优点。选择 FPGA并结合浮点工具和 IP，设计人员能够灵活的处理定点数据宽度、浮点数据精度和达到的性能等级，而这是处理器体系结构所无法实现的。 对于通信、军事、医疗等应用中的很多复杂系统，首先
【FPGA】SRIO IP核系统总览以及端口之Messaging Port介绍
2023-12-31Messaging Port 消息传递端口是可选接口（消息也可以组合到I / O端口上，并使用Vivado集成设计环境（IDE）设置视为写入事务）。单独的Messaging端口遵循Initiator / Target样式。 Initiator / Target端口样式允许将针对远程设备的事务与针对本地端点的事务分开。图2-5详细说明了Messaging端口。 本地端点生成的请求放在消息发起方请求（msgireq）端口上，以便在链路上传输。从远程设备收到的响应显示在消息发起者响应（msgires
基于IP核的FPGA设计方法是什么？
2023-12-29前言 几年前设计专用集成电路（ASIC） 还是少数集成电路设计工程师的事， 随着硅的集成度不断提高，百万门的ASIC 已不难实现， 系统制造公司的设计人员正越来越多地采用ASIC 技术集成系统级功能（System L evel In tegrete - SL I） ， 或称片上系统（System on a ch ip ） ， 但ASIC 设计能力跟不上制造能力的矛盾也日益突出。现在设计人员已不必全部用逻辑门去设计ASIC， 类似于用集成电路（ IC） 芯片在印制板上的设计，ASIC 设计人员可
如何在FPGA上使用resizer IP来调整图像的大小
2023-12-29此项目解释了如何在FPGA上使用resizer IP来调整图像的大小。其中对比了两种图像大小调整的解决方案的运算速度，其中之一为使用Python Image Library通过软件算法实现图像大小调整，另一种使用Xilinx xfopencv library实现了在FPGA上硬件加速的图像大小调整。 初始化 1. 首先在SD卡内配置Pynq-Z2最新镜像PYNQ image v2.5并烧录在其中 2. 根据pynq.io上的官方指南配置环境 （https://pynq.readthedocs.
FPGA IP核开发流程概要
2023-12-29开发和验证 FPGA IP 不仅仅是编写 HDL，而是需要更多的思考。让我们来看看如何做吧！ 介绍 当我们开发基于 FPGA 的解决方案时，我们会尽可能利用手上的 IP，因为这会加速开发。然而，在某些情况下，我们需要使用自定义 IP 核，以应对新项目。 开发和验证此 IP 块会带来一些挑战，如果做得不正确，可能会让项目进度变得缓慢。 当然，在使用 FPGA 时，我们需要考虑的关键事情之一是需要首先考虑我们希望实现的功能，以及遵循正确的开发流程。 为了说明这个过程，我们以实际项目为示例，过程如下
基于FPGA 程序的DDS IP配置和调试
2023-12-27DDS简介: DDS 同 DSP（数字信号处理）一样，是一项关键的数字化技术。DDS 是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。与传统的频率合成器相比，DDS 具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。DDS 芯片的功能主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据频率控制码在每个